МИКРОСХЕМА ИНТЕГРАЛЬНАЯ К1921ВК01Т. Руководство пользователя (от 10.09.2019)

Продолжение таблицы 2.1

Обозначение вывода

Номер

вывода

Тип

вывода

Функциональное назначение вывода

136

I/O/Z

Вход/выход «порт E», разряд 6

QEP_I0

Вход «индексный для КД0»

CAP_PWM2

I/O

Вход/выход «внешнее событие/сигнал ШИМ
блока захвата 2»

MEM_DATA8

I/O

Вход/выход шины данных внешней памяти,
разряд 8

137

I/O/Z

Вход/выход «порт E», разряд 7

USB_DRVVBUS

Выход «управление шиной VBUS»

QEP_S0

Вход «стробирование для КД0»

PWM_TZ3

Вход «сигнал 3 аварии»

138

I/O/Z

Вход/выход «порт E», разряд 8

PWM_TZ0

Вход «сигнал 0 аварии»

UART_RI0

Вход «индикатор вызова UART0»

SPI_FSS1

Вход «выбор ведомого устройства SPI1»

139

I/O/Z

Вход/выход «порт E», разряд 9

PWM_TZ1

Вход «сигнал 1 аварии блока ШИМ»

UART_DTR0

Вход «приемник данных готов UART0»

SPI_CLK1

I/O

Вход/выход «синхросигнал передачи SPI1»

E10

143

I/O/Z

Вход/выход «порт E», разряд 10

JTAG_TDO/SWO

Выход «данные JTAG» (включен по
умолчанию)

PWM_SYNCI

Вход «внешний синхросигнал для блоков
ШИМ»

MEM_UB#

Выход «разрешение для старшего байта»

E11

144

I/O/Z

Вход/выход «порт E», разряд 11

CMP_OUT2

Выход «результат сравнения аналогового
компаратора 2»

PWM_B8

Выход «линия B блока 8 ШИМ»

MEM_DATA10

I/O

Вход/выход шины данных внешней памяти,
разряд 10

E12

145

I/O/Z

Вход/выход «порт E», разряд 12

MEM_DATA15

I/O

Вход/выход шины данных внешней памяти,
разряд 15

PWM_TZ3

Вход «сигнал 3 аварии»

MII_MDIO

I/O

Вход/выход «линия управляющих данных»

E13

146

I/O/Z

Вход/выход «порт E», разряд 13

MEM_WE#

Выход «сигнал записи во внешнюю память»

PWM_TZ4

Вход «сигнал 4 аварии»

MII_RXCLK

Вход «синхросигнал приема»

E14

147

I/O/Z

Вход/выход «порт E», разряд 14

MEM_OE0#

Выход «чтение внешнего устройства 0»

PWM_TZ5

Вход «сигнал 5 аварии»

MII_RXD0

Вход «принимаемый нулевой бит данных»

E15

148

I/O/Z

Вход/выход «порт E», разряд 15

MEM_OE1#

Выход «чтение внешнего устройства 1»

–

MII_RXD1

Вход «принимаемый первый бит данных»

Продолжение таблицы 2.1

Обозначение вывода

Номер

вывода

Тип

вывода

Функциональное назначение вывода

149

I/O/Z

Вход/выход «порт F», разряд 0

PWM_B0

Выход «линия B блока 0 ШИМ»

UART_DSR0

Вход «источник данных готов UART0»

SPI_TXD1

Выход «линия передачи данных SPI1»

150

I/O/Z

Вход/выход «порт F», разряд 1

CMP_OUT1

Выход «результат сравнения аналогового
компаратора 1»

UART_CTS0

Вход «готовность к приему UART0»

MEM_DATA11

I/O

Вход/выход шины данных внешней памяти,
разряд 11

151

I/O/Z

Вход/выход «порт F», разряд 2

PWM_B1

Выход «линия B блока 1 ШИМ»

SPI_CLK3

I/O

Вход/выход «синхросигнал передачи SPI3»

CAN_RX0

Вход «линия приема данных CAN0»

152

I/O/Z

Вход/выход «порт F», разряд 3

PWM_B3

Выход «линия B блока 3 ШИМ»

SPI_RXD2

Вход «линия приема данных SPI2»

MEM_DATA14

I/O

Вход/выход шины данных внешней памяти,
разряд 14

153

I/O/Z

Вход/выход «порт F», разряд 4

PWM_B2

Выход «линия В блока 2 ШИМ»

SPI_TXD3

Выход «линия передачи данных SPI3»

UART_RXD2

Вход «линия приема данных UART2»

154

I/O/Z

Вход/выход «порт F», разряд 5

SCL0

I/O

Вход/выход «линия синхронизации I2C0»

PWM_A7

Выход «линия А блока 7 ШИМ»

MEM_DATA9

I/O

Вход/выход шины данных внешней памяти,
разряд 9

155

I/O/Z

Вход/выход «порт F», разряд 6

MEM_CE0#

Выход «сигнал 0 выбора внешнего
устройства»

CMP_OUT0

Выход «результат сравнения аналогового
компаратора 0»

MII_RXD2

Вход «принимаемый второй бит данных»

156

I/O/Z

Вход/выход «порт F», разряд 7

MEM_CE1#

Выход «сигнал 1 выбора внешнего
устройства»

CMP_OUT1

Выход «результат сравнения аналогового
компаратора 1»

MII_RXD3

Вход «принимаемый третий бит данных»

157

I/O/Z

Вход/выход «порт F», разряд 8

MEM_LB#

Выход «разрешение для младшего байта»

CMP_OUT2

Выход «результат сравнения аналогового
компаратора 2»

MII_RX_DV

Вход «валидность принимаемых данных»

Продолжение таблицы 2.1

Обозначение вывода

Номер

вывода

Тип

вывода

Функциональное назначение вывода

158

I/O/Z

Вход/выход «порт F», разряд 9

MEM_UB#

Выход «разрешение для старшего байта»

UART_CTS2

Вход «готовность к приему UART2»

MII_RX_ER

Вход «ошибка приема»

F10

162

I/O/Z

Вход/выход «порт F», разряд 10

UART_TXD2

Выход «линия передачи данных UART2»

–

UART_CTS1

Вход «готовность к приему UART1»

F11

163

I/O/Z

Вход/выход «порт F», разряд 11

UART_RXD2

Вход «линия приема данных UART2»

–

UART_DCD1

Вход «обнаружен информационный сигнал
UART1»

F12

164

I/O/Z

Вход/выход «порт F», разряд 12

UART_TXD3

Выход «линия передачи данных UART3»

UART_RI2

Вход «индикатор вызова UART2»

UART_DSR1

Вход «источник данных готов UART1»

F13

165

I/O/Z

Вход/выход «порт F», разряд 13

UART_RXD3

Вход «линия приема данных UART3»

UART_DTR2

Вход «приемник данных готов UART2»

UART_RI1

Вход «индикатор вызова UART1»

F14

166

I/O/Z

Вход/выход «порт F», разряд 14

CAN_TX1

Выход «линия передачи данных CAN1»

UART_RTS2

Вход «запрос на передачу UART2»

UART_DTR1

Вход «приемник данных готов UART1»

F15

167

I/O/Z

Вход/выход «порт F», разряд 15

CAN_RX1

Вход «линия приема данных CAN1»

UART_DCD2

Вход «обнаружен информационный сигнал
UART2»

UART_RTS1

Вход «запрос на передачу UART1»

168

I/O/Z

Вход/выход «порт G», разряд 0

SDA0

I/O

Вход/выход «линия данных I2C0»

PWM_B7

Выход «линия В блока 7 ШИМ»

CAN_TX0

Выход «линия передачи данных CAN0»

169

I/O/Z

Вход/выход «порт G», разряд 1

CMP_OUT0

Выход «результат сравнения аналогового
компаратора 0»

PWM_A8

Выход «линия A блока 8 ШИМ»

QEP_S0

Вход «стробирование для КД0»

190

I/O/Z

Вход/выход «порт G», разряд 2

PWM_A0

Выход «линия A блока 0 ШИМ»

UART_DCD0

Вход «обнаружен информационный сигнал
UART0»

SPI_RXD1

Вход «линия приема данных SPI1»

191

I/O/Z

Вход/выход «порт G», разряд 3

PWM_A1

Выход «линия A блока 1 ШИМ»

SPI_FSS3

Вход «выбор ведомого устройства SPI3»

CAN_TX1

Выход «линия передачи данных CAN1»

Продолжение таблицы 2.1

Обозначение вывода

Номер

вывода

Тип

вывода

Функциональное назначение вывода

192

I/O/Z

Вход/выход «порт G», разряд 4

PWM_A2

Выход «линия A блока 2 ШИМ»

SPI_RXD3

Вход «линия приема данных SPI3»

UART_TXD2

Выход «линия передачи данных UART2»

193

I/O/Z

Вход/выход «порт G», разряд 5

PWM_A3

Выход «линия A блока 3 ШИМ»

SPI_CLK2

I/O

Вход/выход «синхросигнал передачи SPI2»

MEM_DATA13

I/O

Вход/выход шины данных внешней памяти,
разряд 13

194

I/O/Z

Вход/выход «порт G», разряд 6

PWM_A4

Выход «линия A блока 4 ШИМ»

SPI_TXD2

Выход «линия передачи данных SPI2»

MEM_DATA15

I/O

Вход/выход шины данных внешней памяти,
разряд 15

195

I/O/Z

Вход/выход «порт G», разряд 7

CAN_TX0

Выход «линия передачи данных CAN0»

PWM_A5

Выход «линия A блока 5 ШИМ»

MEM_DATA5

I/O

Вход/выход шины данных внешней памяти,
разряд 5

196

I/O/Z

Вход/выход «порт G», разряд 8

TIMER_IN1

Вход «синхронизация таймера 1»

UART_DSR2

Вход «источник данных готов UART2»

CAN_RX1

Выход «линия приема данных CAN1»

197

I/O/Z

Вход/выход «порт G», разряд 9

PWM_SYNCI

Вход «внешний синхросигнал для блоков
ШИМ »

QEP_S1

Вход «стробирование для КД1»

UART_RTS3

Вход «запрос на передачу UART3»

G10

201

I/O/Z

Вход/выход «порт G», разряд 10

CAP_PWM3

I/O

Вход/выход «внешнее событие/сигнал ШИМ
блока захвата 3»

QEP_A/XCLK1

Вход «тактовый сигнал КД1»

–

G11

202

I/O/Z

Вход/выход «порт G», разряд 11

CAP_PWM4

I/O

Вход/выход «внешнее событие/сигнал ШИМ
блока захвата 4»

QEP_B/XDIR1

Вход «сигнал направления вращения ротора
для КД1»

TIMER_IN1

Вход «синхронизация таймера 1»

G12

203

I/O/Z

Вход/выход «порт G», разряд 12

CAP_PWM5

I/O

Вход/выход «внешнее событие/сигнал ШИМ
блока захвата 5»

QEP_I1

Вход «индексный для КД1»

TIMER_IN2

Вход «синхронизация таймера 2»

G13

204

I/O/Z

Вход/выход «порт G», разряд 13

–

PWM_TZ0

Вход «сигнал 0 аварии»

PWM_B4

Выход «линия В блока 4 ШИМ»

Окончание таблицы 2.1

Обозначение вывода

Номер

вывода

Тип

вывода

Функциональное назначение вывода

G14

205

I/O/Z

Вход/выход «порт G», разряд 14

–

PWM_TZ1

Вход «сигнал 1 аварии»

PWM_A6

Выход «линия A блока 6 ШИМ»

G15

206

I/O/Z

Вход/выход «порт G», разряд 15

–

PWM_TZ2

Вход «сигнал 2 аварии»

PWM_B6

Выход «линия В блока 6 ШИМ»

I/O/Z

Вход/выход «порт H», разряд 0

–

PLL_DIV2

Выход «синхросигнал от PLL»

PWM_A7

Выход «линия A блока 7 ШИМ»

I/O/Z

Вход/выход «порт H», разряд 1

–

PWM_B7

Выход «линия В блока 7 ШИМ»

I/O/Z

Вход/выход «порт H», разряд 2

PWM_B5

Выход «линия В блока 5 ШИМ»

–

I/O/Z

Вход/выход «порт H», разряд 3

PWM_B4

Выход «линия В блока 4 ШИМ»

–

UART_CTS3

Вход «готовность к приему UART3»

I/O/Z

Вход/выход «порт H», разряд 4

PWM_A6

Выход «линия A блока 6 ШИМ»

–

UART_DCD3

Вход «обнаружен информационный сигнал
UART3»

I/O/Z

Вход/выход «порт H», разряд 5

PWM_B6

Выход «линия В блока 6 ШИМ»

–

UART_DSR3

Вход «источник данных готов UART3»

I/O/Z

Вход/выход «порт H», разряд 6

PWM_A7

Выход «линия A блока 7 ШИМ»

–

UART_RI3

Вход «индикатор вызова UART3»

I/O/Z

Вход/выход «порт H», разряд 7

PWM_B7

Выход «линия В блока 7 ШИМ»

–

UART_DTR3

Вход «приемник данных готов UART3»

Примечание – Выводы портов A – H имеют схемы «Pull-up», подключаемые

программно.

Т а б л и ц а 2 . 2 – Функциональное назначение выводов без альтернативных функций

Обозначение

вывода

Номер

вывода

Тип

вывода

Функциональное назначение вывода

CH0_ADC0

172

Вход «канал 0 АЦП0 вход А»

CH1_ADC0

173

Вход «канал 1 АЦП0 вход B»

CH2_ADC1

174

Вход «канал 2 АЦП1 вход А»

CH3_ADC1

175

Вход «канал 3 АЦП1 вход B»

CH4_ADC2

178

Вход «канал 4 АЦП2 вход А»

CH5_ADC2

179

Вход «канал 5 АЦП2 вход B»

CH6_ADC3

180

Вход «канал 6 АЦП3 вход А»

CH7_ADC3

181

Вход «канал 7 АЦП3 вход B»

CH8_ADC4

184

Вход «канал 8 АЦП4 вход А»

CH9_ADC4

185

Вход «канал 9 АЦП4 вход B»

CH10_ADC5

186

Вход «канал 10 АЦП5 вход А»

CH11_ADC5

187

Вход «канал 11 АЦП5 вход B»

CH12_ADC6

Вход «канал 12 АЦП6 вход A»

CH13_ADC6

Вход «канал 13 АЦП6 вход B»

CH14_ADC7

Вход «канал 14 АЦП7 вход A»

CH15_ADC7

Вход «канал 15 АЦП7 вход B»

CH16_ADC8

Вход «канал 16 АЦП8 вход A»

CH17_ADC8

Вход «канал 17 АЦП8 вход B»

CH18_ADC9

Вход «канал 18 АЦП9 вход A»

CH19_ADC9

Вход «канал 19 АЦП9 вход B»

CH20_ADC10

Вход «канал 20 АЦП10 вход A»

CH21_ADC10

Вход «канал 21 АЦП10 вход B»

CH22_ADC11

Вход «канал 22 АЦП11 вход A»

CH23_ADC11

Вход «канал 23 АЦП11 вход B»

USB_DM

Вход «USB Dm»

USB_DP

Вход «USB Dp»

USB_ID

Вход «USB ID»

VBUS

I/O

Вход/выход монитора питания USB PHY

RST

Вход «внешний сброс» (к блоку POR)

EXTRST

Выход «сброс POR» (от блока POR)

CPE

Вход «выбор источника постоянного тактового сигнала»

VRES

–

Подключение внешнего резистора (8,2 кОм)

XI_RTC

–

Вход дополнительного тактового сигнала/
Вывод для подключения кварцевого резонатора (32 кГц)

XO_RTC

–

Вывод для подключения кварцевого резонатора

XI_OSC

207

–

Вход основного тактового сигнала/
Вывод для подключения кварцевого резонатора

XO_OSC

208

–

Вывод для подключения кварцевого резонатора

TAVDD_PLL

–

Аналоговое питание PLL (1,8 В)

TDVDD_PLL

–

Цифровое питание PLL (1,8 В)

TAVDD_ADC_0

177,

182

–

Аналоговое питание модулей АЦП0 – АЦП5 (1,8 В)

TDVDD_ADC_0

170,

189

–

Цифровое питание модулей АЦП0 – АЦП5 (1,8 В)

TAVDD_ADC_1

79, 84

–

Аналоговое питание модулей АЦП6 – АЦП11 (1,8 В)

TDVDD_ADC_1

72, 91

–

Цифровое питание модулей АЦП6 – АЦП11 (1,8 В)

TVDDL_USB

–

Питание USB PHY (1,8 В)

Окончание таблицы 2.2

Обозначение

вывода

Номер вывода

Тип

вывода

Функциональное назначение вывода

TVDDA_USB

–

Питание USB PHY (3,3 В)

TVBAT

–

Батарейное питание RTC (1,6 3,6) В

TVCC_POR

–

Питание POR (3,3 В)

VDD

17, 37, 63, 102,

121, 140, 159, 198

–

Питание ядра микросхемы (1,8 В)

VDDPST

15, 35, 61, 100,

123, 142, 161, 200

–

Питание буферов ввода-вывода
микросхемы (3,3 В)

TAVDD_CMP

–

Питание аналогового компаратора (3,3 В)

DGND_AGND_
PLL

–

Цифровая и аналоговая земля PLL

AGND_ADC_0

176, 183

–

Аналоговая земля модулей АЦП0 – АЦП5

DGND_ADC_0

171, 188

–

Цифровая земля модулей АЦП0 – АЦП5

AGND_ADC_1

78, 85

–

Аналоговая земля модулей АЦП6 –
АЦП11

DGND_ADC_1

73, 90

–

Цифровая земля модулей АЦП6 – АЦП11

AGND_BAT ,
GND_POR

–

Земля RTC и блока POR

AGND_USB

–

Земля USB

DGNDL_USB

–

Земля USB PHY

TAGND_CMP

–

Земля аналогового компаратора

GND

16, 36, 62, 101,

122, 141, 160, 199

–

Земля

Особенности системы питания

На плате:
- выводы питания TAVDD_PLL, TDVDD_PLL, TVDDL_USB могут быть

объединены с выводами питания VDD;

- выводы питания TVCC_POR, TAVDD_CMP, TVDDA_USB могут быть объединены

с выводами питания VDDPST;

- выводы

питания

TDVDD_ADC_0,

TAVDD_ADC_0,

TDVDD_ADC_1,

TAVDD_ADC_1 могут быть объединены с выводами питания VDD (при этом должны
быть приняты меры для снижения помех по питанию).

Питание блока RTC (вывод TVBAT) используется автоматически при отсутствии

питания на выводе VDDPST.

2.2

Электрические параметры

Номинальное значение напряжения питания:
- по выводам VDDPST должно быть (3,3 ± 5 %) В;
- по выводам VDD должно быть (1,8 ± 5 %) В;
- по выводам TVDDA_USB, TVCC_POR, TAVDD_CMP должно быть (3,3 ± 5 %) В;
- по

выводам TAVDD_PLL, TDVDD_PLL, TAVDD_ADC_0, TDVDD_ADC_0,

TAVDD_ADC_1, TDVDD_ADC_1, TVDDL_USB должно быть (1,8 ± 5 %) В.

Значение суммарного максимального тока по выводам портов А – G не должно

превышать 50 мА на каждый порт, по выводам порта H не должно превышать 25 мА.

Напряжение питания по выводу TVBAT олжно быть (1,6 – 3,6) В.

Допустимая максимальная разность значений напряжений питания по выводам

VDD, TAVDD_PLL, TDVDD_PLL, TAVDD_ADC_0, TDVDD_ADC_0, TAVDD_ADC_1,
TDVDD_ADC_1, TVDDL_USB составляет 50 мВ.

Допустимая максимальная разность значений напряжений по выводам земли

составляет 50 мВ.

Амплитудное значение пульсации напряжения питания должно быть не более 30 мВ.
Значения предельно допустимых электрических режимов эксплуатации в диапазоне

рабочих температур среды соответствуют нормам, приведенным в таблице 2.3.

Т а б л и ц а 2 . 3 – Значения предельно допустимых электрических режимов эксплуатации

Наименование параметра режима,

единица измерения

Буквенное

обозначение

параметра

Предельно

допустимый режим

не менее не более

1 Напряжение питания по выводам VDDPST, В

CC1

3,14

3,46

2 Напряжение питания по выводам VDD, В

CC2

1,71

1,89

3 Напряжение питания по выводу TAVDD_PLL, В

CC3

1,71

1,89

4 Напряжение питания по выводу TDVDD_PLL, В

CC4

1,71

1,89

5 Напряжение питания по выводам TAVDD_ADC_0, В

CC5

1,71

1,89

6 Напряжение питания по выводам TDVDD_ADC_0, В

CC6

1,71

1,89

7 Напряжение питания по выводам TAVDD_ADC_1, В

CC7

1,71

1,89

8 Напряжение питания по выводам TDVDD_ADC_1, В

CC8

1,71

1,89

9 Напряжение питания по выводу TVDDL_USB, В

CC9

1,71

1,89

10 Напряжение питания по выводу TVDDA_USB, В

CC10

3,14

3,46

11 Напряжение питания по выводу TVBAT, В

CC11

1,6

3,6

12 Напряжение питания по выводу TVCC_POR, В

CC12

3,14

3,46

13 Напряжение питания по выводу TAVDD_CMP, В

CC13

3,14

3,46

14 Входное напряжение низкого уровня, В

IL1

–0,3

0,8

15 Входное напряжение высокого уровня, В

IH1

0,7 × U

CC1

+ 0,3

16 Входное напряжение низкого уровня по выводам
тактового сигнала, В

IL2

0,6

17 Входное напряжение высокого уровня по выводам
тактового сигнала, В

IH2

0,7 × U

CC1

18 Выходной ток низкого уровня, мА

–

19 Выходной ток высокого уровня, мА

–6

–

20 Частота следования импульсов тактовых сигналов, МГц

100

21 Длительность фронта и спада тактового сигнала, нс

LH1

, t

HL1

–

22 Длительность фронта и спада входных сигналов,
кроме тактового, нс

LH2

, t

HL2

–

23 Емкость нагрузки, пФ

–

Электрические параметры микросхем при приемке и поставке соответствуют

нормам, приведенным в таблице 2.4.

Т а б л и ц а 2 . 4 – Электрические параметры микросхем при приемке и поставке

Наименование параметра,

единица измерения, режим измерения

Буквенное

обозначение

параметра

Норма

параметра

Темпе-

ратура

среды,

ºС

не

менее

не

более

1 Выходное напряжение низкого уровня по

выводам портов A – H, В,

CC1

= 3,14 В, U

CC2

= 1,8 В, I

= 6 мА

–

0,4

−45 ± 3

25 ± 10

85 ± 3

Окончание таблицы 2.4

2 Выходное напряжение высокого уровня по выводам

портов A – H, В

CC1

= 3,14 В, U

CC2

= 1,8 В, I

= –6 мА

2,4

–

−45 ± 3

25 ± 10

85 ± 3

3 Ток утечки низкого уровня по выводам портов
A – H с отключенной схемой «Pull-up», мкА,

CC1

= 3,46 В, U

CC2

= 1,8 В, U

= 0 В

ILL

–5

–

4 Ток утечки высокого уровня по выводам портов
A – H с отключенной схемой «Pull-up», мкА,

CC1

= 3,46 В, U

CC2

= 1,8 В, U

= 3,46 В

ILH

–

5 Входной ток низкого уровня по выводам портов

A – H с подключенной схемой «Pull-up», мкА,

CC1

= 3,46 В, U

CC2

= 1,8 В, U

= 0 В

–200

–40

6 Выходной ток низкого уровня по выводам портов

A – H, находящимся в третьем состоянии, мкА,

CC1

= 3,46 В, U

CC2

= 1,8 В, U

= 0 В

OZL

–10

–

7 Выходной ток высокого уровня по выводам

портов A – H, находящимся в третьем состоянии, мкА,

CC1

= 3,46 В, U

CC2

= 1,8 В, U

= 3,46 В

OZH

–

8 Динамический ток потребления ядра, мА,

CC1

= 3,46 В, U

CC2

= 1,89 В, U

CC3

= 1,89 В,

CC4

= 1,89 В, U

CC5

= 1,89 В, U

CC6

= 1,89 В,

CC7

= 1,89 В, U

CC8

= 1,89 В, U

CC9

= 1,89 В,

CC10

= 3,46 В, U

CC11

= 3,6 В, U

CC12

= 3,46 В,

CC13

= 3,46 В, f

= 100 МГц

OCC2

–

300

9 Общие гармонические искажения канала АЦП

в 12-битном режиме, дБ,

CC1

= 3,3 В, U

CC2

= U

СС5

= U

CC6

= U

СС7

= U

CC8

= 1,8 В,

= 1,3 МГц, f

= 120 кГц

THD1

–

–65

10 Отношение сигнал/(шум + искажения) в канале

АЦП в 12-битном режиме, дБ,

CC1

= 3,3 В, U

CC2

= U

СС5

= U

CC6

= U

СС7

= U

CC8

= 1,8 В,

= 1,3 МГц, f

= 120 кГц

SINAD1

–

11 Общие гармонические искажения канала АЦП в 10-

битном режиме, дБ,

CC1

= 3,3 В, U

CC2

= U

СС5

= U

CC6

= U

СС7

= U

CC8

= 1,8 В,

= 2,3 МГц, f

= 220 кГц

THD2

–

–60

12 Отношение сигнал/(шум + искажения) в канале

АЦП в 10-битном режиме, дБ,

CC1

= 3,3 В, U

CC2

= U

СС5

= U

CC6

= U

СС7

= U

CC8

= 1,8 В,

= 2,3 МГц, f

= 220 кГц

SINAD2

–

13 Функциональный контроль,

CC1

= (3,14; 3,46) В, U

CC2

= (1,71; 1,89) В,

CC3

= (1,71; 1,89) В, U

CC4

= (1,71; 1,89) В,

CC5

= (1,71; 1,89) В, U

CC6

= (1,71; 1,89) В,

CC7

= (1,71; 1,89) В, U

CC8

= (1,71; 1,89) В,

CC9

= (1,71; 1,89) В, U

CC10

= (3,14; 3,46) В,

CC11

= (1,6; 3,6) В, U

CC12

= (3,14; 3,46) В,

CC13

= (3,14; 3,46) В, f

= 100 МГц

ФК

–

П р и м е ч а н и е – Параметры I

ILL

, I

ILH

, I

OZL

, I

OZН

при температуре минус 45 ºС не

измеряются, а гарантируются нормами при температуре (25 ± 10) ºС.

Архитектура изделия

Микроконтроллер К1921ВК01Т структурно представляет собой мультистадийный

RISC процессор. Ядро Cortex-M4F основано на архитектуре ARMv7-M и полностью
реализует наборы команд Thumb и Thumb2.

Поддержка DSP-инструкций и наличие модуля операций с плавающей запятой

существенно ускоряет обработку потоковых данных, что в свою очередь делает
микроконтроллер весьма привлекательным для использования в системах управления и
обработки информации.

Микроконтроллер способен параллельно выполнять четыре операции сложения/

вычитания  c  8-разрядными  операндами  или  две  операции  сложения/вычитания  с
16-разрядными  операндами.  Также  реализовано  умножение  за  один  цикл,  при  этом  для
16-разрядных чисел возможно параллельное исполнение двух операций.  Из особенностей
следует упомянуть аппаратное умножение 32-разрядных чисел за 1 цикл, а также деление
32-разрядных чисел, занимающее от 2 до 12 циклов.

В ядре предусмотрен механизм защиты памяти.

Блок коммутации микроконтроллера

Все устройства микроконтроллера соединены между собой через блок коммутации.

На рисунке 3.1 приведена схема соединения основных и периферийных блоков
микроконтроллера внутри блока коммутации.

Рисунок 3.1 – Схема соединения блоков внутри блока коммутации

Помимо основной схемы блок коммутации может адресовать дополнительный адрес.

Для коммутации по Remap-адресам необходимо установить управляющий бит блока
коммутации.

В микроконтроллере для загрузки из внешней памяти могут изменяться адреса

загрузочной флеш-памяти (шины D-CODE и I-CODE) и контроллера внешней памяти.

Система тактирования микроконтроллера

При включении питания микроконтроллер тактируется сигналом постоянной

частоты.  Источниками  данного  сигнала  могут  быть  внешний  кварцевый  осциллятор  и
выходной  сигнал  RC-генератора  внутреннего  блока  POR.  Для  работы  кварцевого
осциллятора  снаружи  должен  быть  подключен  кварцевый  резонатор  (выводы  XI_OSC  и
XO_OSC). Блок POR выдает тактовый сигнал частотой (3,5 – 6,5) МГц. Выбор источника
сигнала постоянной частоты осуществляется входом CPE.

Сигнал постоянной тактовой частоты должен всегда присутствовать в микросхеме.

Он используется для переключения системной частоты микроконтроллера, а также
тактирует блок сторожевого таймера.

Управление тактовыми сигналами микроконтроллера осуществляет блок

синхронизации.  Данный  блок  осуществляет  выбор  источников  тактового  сигнала
микроконтроллера  и  блоков  периферии,  управляет  работой  PLL,  а  также  осуществляет
переключение системной частоты.

4.1

Описание блока синхронизации

Блок синхронизации состоит из блока управления синхросигналом и периферии,

включающей восемь источников тактового сигнала (см. рисунок 4.1). На выходе блока
управления – сигнал системной тактовой частоты SysCLK.

Рисунок 4.1 – Блок выдачи системной частоты

В качестве источников синхросигнала SysCLK могут выступать:
- блок внутреннего RC-генератора POR (Power on Reset), на выходе которого сигнал

CLKPOR;

- сигнал внешнего осциллятора OSC_CLK с вывода XI_OSC микроконтроллера;
- блок генератора PLL, на выходе которого сигнал CLK_PLL;
- сигнал CLK_PLL, прошедший через программируемый делитель;

- сигнал CLK_USB тактирования контроллера USB с вывода A0 микроконтроллера

(12 МГц);

- блок контроллера USB, на выходе которого сигнал UTMI_CLK60 (60 МГц);
- сигнал MII_TXCLK тактирования контроллера Ethernet с вывода A8 или B3

микроконтроллера (25 МГц).

По умолчанию, источником сигнала тактовой частоты является сигнал REFCLK,

который является сигналом на выходе блока POR, при условии, что на входе CPE
логический ноль. В случае если на входе CPE логическая единица, сигнал REFCLK – это
сигнал внешнего осциллятора.

Сигнал REFCLK также является сигналом тактирования сторожевого таймера.
Выбор источника для сигнала SysCLK осуществляется программированием регистра

SYS_CLK.

Выбор источника тактового сигнала для PLL осуществляется полем REFSEL

регистра PLL_CTRL. Частота выходного сигнала PLL может быть уменьшена с помощью
делителя, значение которого задается полем PLL_DIV регистра PLL_CTRL. Коэффициент
делителя N (см. рисунок 4.1) рассчитывается по формуле

N = 2 × (PLL_DIV + 1).

(4.1)

Настройка PLL

Вычисление выходной частоты PLL производится по формуле

FOUT = (FIN × NF) / ( NR × NO),

(4.2)

где FIN частота на входе PLL;

NF – значение делителя обратной связи, которое зависит от состояния поля F_PLL

регистра PLL_NF и равно F_PLL + 2;

NR – значение опорного делителя, которое зависит от состояния поля R_PLL регистра

PLL_NR и равно R_PLL + 2;

NO – значение выходного делителя, которое зависит от состояния поля PL_OD

регистра PLL_OD.

При расчете коэффициентов деления PLL должны выполняться следующие

ограничения:

- 3,2 МГц < FIN < 150 МГц;
- 800 КГц < Fref < 8 МГц;
- 200 МГц < Fvco < 500 МГц;
- частота фазового детектора

Fref = FIN / (2 × NR);

(4.3)

- частота

VCOFvco = FIN × (NF / NR).

(4.4)

4.2

Алгоритм перехода на системную частоту

При включении питания в качестве системной частоты используется постоянная

тактовая частота сигнала REFCLK.

Настройка PLL

Для перехода на системную частоту необходимо сначала настроить коэффициенты

деления PLL, а также, если необходимо, коэффициент деления делителя 1/N выходного
сигнала PLL.

Далее необходимо дождаться стабилизации значения частоты PLL (500 – 900) мкс,

после чего выбрать источник системной частоты.

Переключение с одной частоты на другую

Если требуется переключение на другую системную частоту, т. е. смена источника

системной  частоты,  то  следует  записать  номер  источника  в  поле  SEL_SRC  регистра
SYS_CLK.  Проверка  заданного  источника  и  переключение  осуществляется  блоком
управления  синхросигналом.  После  успешного  переключения  на  новую  частоту  в  поле
CURR_SRC  аппаратно  запишется  номер  выбранного  источника.  Таким  образом,
совпадение  значений  полей  SEL_SRC  и  CURR_SRC  говорит  о  том,  что  выбранный
источник системной частоты подключен.

В случае если заданный источник не функционирует или функционирует

некорректно, переход на новую частоту не произойдет и значение поля CURR_SRC не
изменится. Отличие значений полей SEL_SRC и CURR_SRC сигнализирует о том, что
смены источника тактового сигнала не произошло.

4.3

Управление тактовыми сигналами периферии

Модули АЦП

Каждый модуль АЦП имеет независимое управление собственной тактовой частотой

и собственный делитель 1/N. Контроль синхронизации всех блоков АЦП осуществляют
регистры ADC_CONTROL0, ADC_CONTROL1 и ADC_CONTROL2 (см. рисунок 4.2).

Рисунок 4.2 – Схема задания сигнала тактирования блока АЦП

Блоки UART

Каждый блок UART имеет независимое управление собственной тактовой частотой

и собственный делитель 1/N. Контроль синхронизации всех четырех блоков UART
осуществляет регистр UART_CLK_CTRL (см. рисунок 4.3).

Рисунок 4.3 – Схема выбора сигналов тактирования блоков UART

Посредством поля UARTCLK_SRC_SEL выбирается источник тактового сигнала для

каждого блока. В поле UARTCLK_DIV каждому блоку UART выделено по четыре бита.
Старший из четырех бит определяет, как тактовый сигнал будет подан к блоку –
напрямую или через делитель. Остальные три бита задают коэффициент деления.

Синхронизирование

каждого

блока

UART

может

быть

независимо

включено/отключено установкой/сбросом соответствующего бита в поле UARTCLK_EN.

Блоки контроллеров SPI

Каждый блок SPI имеет независимое управление собственной тактовой частотой и

собственный делитель 1/N. Контроль синхронизации всех четырех блоков SPI
осуществляет регистр SPI_CLK_CTRL. Схема выбора сигналов тактирования блоков SPI
аналогична показанной на рисунке 4.3.

Посредством поля SPICLK_SRC_SEL выбирается источник тактового сигнала для

каждого блока. В поле SPICLK_DIV каждому блоку SPI выделено по четыре бита.
Старший из четырех бит определяет, как тактовый сигнал будет подан к блоку –
напрямую или через делитель. Остальные три бита задают коэффициент деления.

Синхронизирование

каждого

блока

SPI

может

быть

независимо

включено/отключено установкой/сбросом соответствующего бита в поле SPICLK_EN.

Блоки контроллеров I2C, сторожевого таймера, ШИМ, аналогового

компаратора и квадратурных декодеров

Для каждого блока можно независимо включить/отключить системную частоту. Для

этого следует установить/сбросить соответствующий блоку бит в регистре
APB_CLK_CTRL.

Блок USB PHY

Схема выбора сигнала тактирования блока USB PHY показана на рисунке 4.4.

Контроль синхронизации осуществляет регистр USB_CTRL.

Рисунок 4.4 – Схема выбора сигнала тактирования блока USB PHY

CLK_USB

UTMI_CLK60

UARTCLK_

SRC_SEL [27:26]

OSC_CLK

SysCLK

UARTCLK_

DIV [14:12]

UARTCLK_

DIV [15]

UART3_CLK

UARTCLK_

EN [19]

UARTCLK_

SRC_SEL [21:20]

UARTCLK_

DIV [2:0]

UARTCLK_

DIV [3]

UART0_CLK

UARTCLK_

EN [16]

МИКРОСХЕМА ИНТЕГРАЛЬНАЯ К1921ВК01Т. Руководство пользователя (от 10.09.2019) - часть 2