Раздел 14

Периферийный интерфейс USART, режим SPI

Универсальный синхронно/асинхронный приемопередающий (USART) периферийный интерфейс поддерживает два последовательных режима в одном аппаратном модуле. Этот раздел описывает работу синхронного периферийного интерфейса или режима SPI. USART0 реализован в устройствах MSP430x12xx, MSP430x13xx и MSP430x15x. В дополнение к USART0, в устройствах MSP430x14x и MSP430x16x реализован второй идентичный USART модуль – USART1.

14.1 Введение в USART: режим SPI

В синхронном режиме USART подключает MSP430 к внешней системе через три или четыре вывода: SIMO, SOMI, UCLK и STE. Режим SPI выбирается, когда бит SYNC установлен, а бит I2C очищен.

Режим SPI имеет следующие возможности:

• 7-ми или 8-разрядные данные
• Работа SPI с 3-мя или 4-мя выводами
• Режимы ведущий или ведомый
• Независимые сдвиговые регистры передачи и приема
• Раздельные буферные регистры передачи и приема
• Выбираемая полярность UCLK и управление фазой
• Программируемая частота UCLK в режиме ведущего
• Независимая возможность прерывания для приема и передачи

На рис.14-1 показан USART, сконфигурированный в режиме SPI.

Рис.14-1. Блок-схема USART в режиме SPI

14.2 Функционирование USART: режим SPI

В синхронном режиме последовательные данные передаются и принимаются множеством устройств с использованием общего тактирования, обеспечиваемого ведущим. Дополнительный вывод STE, управляемый ведущим, необходим для разрешения приема и передачи данных устройством.

Три или четыре сигнала используются для обмена данными через SPI:

14.2.1 Инициализация USART и сброс

USART сбрасывается сигналом PUC или битом SWRST. После PUC бит SWRST автоматически устанавливается, оставляя USART в состоянии сброса. Когда он установлен, бит SWRST сбрасывает биты URXIEx, UTXIEx, URXIFGx, OE, FE и устанавливает флаг UTXIFGx. Бит USPIEx не изменяется битом SWRST. Для работы USART необходимо очистить SWRST. См. также раздел «Модуль USART, режим I2C» для USART0, когда он реконфигурируется из режима I²C в режим SPI.

14.2.2 Режим ведущего

Рис.14-2. USART – ведущий, внешнее устройство - ведомое

На рис.14-2 показан USART в качестве мастера в обеих 3-х и 4-х выводных конфигурациях. USART инициализирует передачу данных, когда данные перемещаются в буфер передачи данных UxTXBUF. Данные UxTXBUF перемещаются в сдвиговый регистр TX, когда сдвиговый регистр TX пуст, инициируя передачу данных на SIMO, начиная со старшего разряда. Данные на SOMI сдвигаются в сдвиговый регистр приема по противоположному тактовому фронту, начиная со старшего разряда. Когда символ принят, принятые данные перемещены из сдвигового регистра RX в буфер принятых данных UxRXBUF, флаг прерывания приема URXIFGx установлен, указывая завершение операции RX/TX.

Установка флага прерывания передачи UTXIFGx указывает, что данные перемещены из UxTXBUF в сдвиговый регистр TX и UxTXBUF готов для поступления новых данных. Это не указывает на завершение операции RX/TX.

Чтобы принимать данные в USART в режиме ведущего, данные должны быть записаны в UxTXBUF, поскольку операции приема и передачи выполняются одновременно.

4-х выводной режим ведущего SPI

В 4-х выводном режиме ведущего STE используется для предотвращения конфликтов с другим ведущим. Ведущий функционирует нормально, когда STE имеет высокий уровень. Когда у STE низкий уровень:

• SIMO и UCLK установлены на ввод и более не управляют шиной
• Установлен бит ошибки FE, что указывает на нарушение целостности связи, которое будет обработано пользователем
• Сигнал STE низкого уровня не сбрасывает модуль USART. Входной сигнал STE не используется в 3-х выводном режиме ведущего.

14.2.3 Режим ведомого

Рис.14-3. USART – ведомый, внешнее устройство - ведущее

На рис.14-3 показан USART в качестве ведомого в обеих 3-х и 4-х выводных конфигурациях. UCLK используется как вход для тактирования SPI и должен управляться внешним ведущим. Скорость передачи данных определяется этим тактовым сигналом и не зависит от внутреннего генератора скорости передачи. Данные записываются в UxTXBUF и перемещаются в сдвиговый регистр TX до старта передачи UCLK на SOMI. Данные на SIMO сдвигаются в сдвиговый регистр приема по противоположному фронту UCLK и перемещаются в UxRXBUF, когда принято заданное количество бит. Когда данные перемещаются из сдвигового регистра RX в UxRXBUF, устанавливается флаг прерывания URXIFGx, указывая, что данные были приняты. Бит ошибки переполнения OE устанавливается, когда предыдущие принятые данные не были прочитаны из UxRXBUF до перемещения новых данных в UxRXBUF.

4-х выводной режим ведомого SPI

В 4-х выводном режиме ведущего STE используется ведомым для разрешения операций передачи и приема и управляется ведущим SPI. Когда STE имеет низкий уровень, ведомый работает нормально. Когда у STE высокий уровень:

• Любая выполняющаяся операция приема на SIMO останавливается
• SOMI устанавливается на направление ввода
• Высокий уровень сигнала STE не сбрасывает модуль USART. Входной сигнал STE не используется в 3-х выводном режиме ведомого.

14.2.4 Включение SPI

Бит включения USPIEx передачи/приема SPI включает или отключает USART в режиме SPI. Когда USPIEx=0, USART останавливает работу после завершения текущей передачи или немедленно, если действий не выполнялось. Сигнал PUC или установка бита SWRST отключают USART немедленно, при этом любая выполняющаяся передача прерывается.

Разрешение передачи

Когда USPIEx=0, любая последующая запись в UxTXBUF не приводит к передаче. Данные, записанные в UxTXBUF начнут передаваться, когда USPIEx=1 и активен источник BRCLK. На рис.14-4 и рис.14-5 показаны диаграммы состояний при разрешении передачи.

Рис.14-4. Разрешение передачи в режиме ведущего

Рис.14-5. Диаграмма состояний разрешения передачи ведомого

Разрешение приема

Диаграммы состояний разрешения приема SPI показаны на рис.14-6 и рис.14-7. Когда USPIEx=0, UCLK не сдвигает данные в сдвиговый регистр RX.

Рис.14-6. Диаграмма состояний разрешения приема в режиме ведущего SPI

Рис.14-7. Диаграмма состояний разрешения приема ведомым SPI

14.2.5 Управление последовательным тактированием

Сигнал UCLK на шине SPI обеспечивается ведущим. Когда MM=1, BITCLK обеспечивается генератором скорости передачи USART на выводе UCLK, как показано на рис.14-8. Когда MM=0, тактирование USART на выводе UCLK обеспечивается ведущим, генератор скорости передачи не используется, а значения битов SSELx не учитываются. Приемник и передатчик SPI работают параллельно и используют одинаковый источник тактирования для передачи данных.

Рис.14-8. Генератор скорости передачи SPI

16-разрядное значение UxBR0+UxBR1 представляет собой коэффициент деления источника тактирования USART – BRCLK. Максимальная скорость передачи, генерируемая в режиме ведущего равна BRCLK/2. Модулятор в генераторе скорости передачи USART не используется в режиме SPI, рекомендуется устанавливать его значение равным 000h. Частота UCLK определяется так:

Скорость передачи = BRCLK / UxBR, где UxBR = [UxBR1, UxBR0]

Полярность и фаза последовательного тактирования

Полярность и фаза UCLK раздельно конфигурируются через управляющие биты CKPL и CKPH модуля USART. Синхронизация для каждого случая показана на рис.14-9.

Рис.14-9. Синхронизация USART SPI

14.2.6 Прерывания SPI

SPI имеет один вектор прерывания для передачи и один вектор прерывания для приема.

Работа прерывания SPI при передаче

Флаг прерывания UTXIFGx устанавливается передатчиком для указания, что UxTXBUF готов к приему другого символа. Запрос прерывания генерируется, если также установлены флаги UTXIEx и GIE. UTXIFGx автоматически сбрасывается, если запрос прерывания обработан или если символ записан в UxTXBUF.

UTXIFGx устанавливается после PUC или когда SWRST=1. UTXIEx сбрасывается после PUC или когда SWRST=1. Это показано на рис.14-10.

Рис.14-10. Функционирование прерывания при передаче

Работа прерывания SPI при приеме

Флаг прерывания URXIFGx устанавливается каждый раз, когда символ принят и загружен в UxRXBUF, как показано на рис.14-11 и 14-12. Запрос прерывания генерируется, если также установлены флаги URXIEx и GIE. URXIFGx и URXIEx сбрасываются сигналом системного сброса PUC или когда SWRST=1. URXIFGx сбрасывается автоматически, если ожидаемое прерывание обработано или когда UxRXBUF прочитан. Это показано на рис.14-11 и рис.14-12.

Рис.14-11. Функционирование прерывания при приеме

Рис.14-12. Диаграмма состояний прерывания при приеме

Периферийный интерфейс USART, режим SPI

14.3 Регистры USART: режим SPI

Регистры USART, показанные в таблице 14-1 и таблице 14-2, структурированы побайтно, поэтому доступ к ним необходимо выполнять с помощью команд работы с байтами.

Таблица 14-1. Регистры управления и статуса USART0

* Не применимо к устройствам MSP430x12xx. См. описания регистров для выяснения расположения регистров и бит в этих устройствах.

Таблица 14-2. Регистры управления и статуса USART1

UxCTL, регистр управления USART

*Применимо к USART0 только в устройствах MSP430x15x и MSP430x16x.

UxTCTL, регистр управления передачей USART

UxRCTL, регистр управления приемом USART

UxBR0, регистр 0 управления скоростью передачи USART

UxBR1, регистр 1 управления скоростью передачи USART

UxMCTL, регистр управления модуляцией USART

UxRXBUF, регистр буфера приема USART

UxTXBUF, регистр буфера передачи USART

ME1, регистр 1 включения модуля

* Не используется в устройствах MSP430x12xx. См. ME2 для битов включения модуля USART0 MSP430x12xx.

ME2, регистр 2 включения модуля

** Только устройства MSP430x12xx

IE1, регистр 1 разрешения прерываний

* Не используется в устройствах MSP430x12xx. См. IE2 для битов разрешения прерывания USART0 MSP430x12xx.

IE2, регистр 2 разрешения прерывания

** Только в устройствах MSP430x12xx

IFG1, регистр 1 флагов прерываний

* Не используется в устройствах MSP430x12xx. См. IFG2 для битов флагов прерывания USART0 MSP430x12xx.

IFG2, регистр 2 флагов прерываний

Раздел 15

Периферийный интерфейс USART, режим I²C

Универсальный синхронно/асинхронный приемопередающий (USART) периферийный интерфейс поддерживает связь по I²C в модулях USART0 устройств MSP430x15x и MSP430x16x. Этот раздел описывает режим I²C.

15.1 Введение в модуль I²C

Модуль управления взаимообменом между интегральными схемами (I²C) обеспечивает интерфейс между MSP430 и I²C-совместимыми устройствами через последовательную двухпроводную шину I²C. Внешние компоненты, подключенные к шине I²C последовательно передают и принимают последовательные данные в/из USART через 2-х проводной I²C-интерфейс.

Модуль I²C имеет следующие возможности:

• Соответствует спецификации I²C v2.1 Philips Semiconductor
      - Побитный/побайтный формат передачи
      - 7-разрядный и 10-разрядный режимы адресации устройств
      - Общий вызов
      - Старт/рестарт/стоп
      - Режим приемника передатчик/ведущий со многими ведущими
      - Режим передатчика приемник/ведомый со многими ведущими
      - Комбинированный режим ведущего передача/прием и прием/передача
      - Поддерживаются стандартный режим до 100 кбод и быстрый режим до 400 кбод
• Встроенный FIFO для буферирования чтения и записи
• Программируемая генерация тактовых импульсов
• 16-разрядный доступ к данным для увеличения пропускной способности шины
• Разработан с учетом пониженного энергопотребления
• Два триггера DMA
• Расширенные возможности прерываний
• Реализован только в USART0

На рис.15-1 показана блок-схема модуля I²C.

Рис.15-1. Блок-схема USART: режим I²C

15.2 Функционирование модуля I²C

Модуль I²C поддерживает любые ведущие и ведомые устройства, совместимые с I²C. На рис.15-2 показан пример шины I²C. Каждое устройство обладает уникальным адресом и может работать и как передатчик и как приемник. Устройство, подключенное к шине I²C, во время передачи данных может рассматриваться как ведущее или ведомое. Ведущий инициирует передачу данных и генерирует тактовый сигнал SCL. Любое устройство, адресованное ведущим, рассматривается как ведомое.

Рис.15-2. Схема подключений на шине I²C

При обмене данными на I²C используется вывод последовательных данных (SDA) и вывод последовательного тактирования (SCK). Оба вывода SDA и SCL являются двунаправленными и должны подключаться к положительному источнику напряжения через нагрузочные («подтягивающие») резисторы.

15.2.1 Последовательные данные I²C

При передаче каждого бита ведущим устройством генерируется один тактовый импульс. Модуль I²C работает с данными, организованными побайтно. Сначала перемещается старший значащий разряд, как показано на рис.15-3.

Первый, после условия «СТАРТ», байт состоит из 7-разрядного адреса ведомого и бита R/nonW. Когда R/nonW=0, ведущий передает данные ведомому. Когда R/nonW=1, ведущее устройство принимает данные от ведомого. Бит ACK посылается приемником после каждого байта на 9-ом такте SCL.

Рис.15-3. Передача данных модулем I²C

Данные на SDA должны быть неизменны в течение периода высокого уровня SCL, как показано на рис.15-4. Высокий и низкий уровень SDA может изменяться, только когда SCL имеет низкий уровень, в противном случае будет сгенерировано условие «старт» или «стоп».

Рис.15-4. Передача бита на шине I²C

15.2.2 Условия «СТАРТ» и «СТОП» I²C

Условия «СТАРТ» и «СТОП», показанные на рис.15-5, генерируются ведущим. Условие «СТАРТ» возникает при переходе с высокого уровня на низкий на линии SDA, когда SCL имеет высокий уровень. Условие «СТОП» появляется при переходе с низкого уровня на высокий на линии SDA при высоком уровне на SCL. Бит занятости I²CBB устанавливается после условия «СТАРТ» и сбрасывается после «СТОП».

Рис.15-5. Условия «СТАРТ» и «СТОП» модуля I²C

15.2.3 Режимы адресации I²C

Модуль I²C поддерживает 7-разрядный и 10-разрядный режимы адресации.

7-разрядная адресация

В 7-разрядном формате адресации, показанном на рис.15-6, первый байт – это 7-разрядный адрес ведомого и бит R/nonW. Бит ACK посылается приемником после каждого байта.

Рис.15-6. 7-разрядный формат модуля I²C

10-разрядная адресация

В 10-разрядном адресном формате, показанном на рис.15-7, первый байт содержит 11110b плюс два старших бита 10-разрядного адреса ведомого и бит R/nonW. Бит ACK посылается приемником после каждого байта. Следующий байт содержит оставшиеся 8 бит 10-разрядного адреса ведомого, завершающиеся битом ACK и 8-разрядными данными.

Рис.15-7. 10-разрядный адресный формат модуля I²C

Повторные условия «СТАРТ»

Направление потока данных на SDA может быть изменено ведущим без первоначального останова передачи, что приведет к повторению условия «СТАРТ». Это вызовет «РЕСТАРТ». После выполнения «РЕСТАРТА» адрес ведомого отправляется снова, но уже с новым направлением данных, заданным битом R/nonW. Условие «РЕСТАРТ» показано на рис.15-8.

Рис.15-8. Формат адресации модуля I²C с повторным условием «СТАРТ»

15.2.4 Режимы работы модуля I²C

Модуль I²C работает в режимах «ведущий передатчик», «ведущий приемник», «ведомый передатчик» или «ведомый приемник».

Режим ведущего

В режиме ведущего выполнение передачи и приема управляется с помощью битов I²CRM, I²CSTT и I²CSTP, как описано в таблице 15-1. Режим ведущего приемника вводится установкой I²CTRX=0 после передачи адресного байта ведомого и установленного бита R/nonW. Режимы ведущего передатчика и ведущего приемника показаны на рис.15-9 и рис.15-10.

SCL удерживается в низком состоянии, когда необходимо вмешательство ЦПУ после передачи байта.

Таблица 15-1. Функционирование ведущего

Диаграмма состояний I²C

Рис.15-9. Режим ведущего передатчика, I2CWORD = 1

Рис.15-10. Режим ведущего приемника, I2CWORD = 1

Арбитраж

Если два или более передатчиков одновременно начинают передачу на шине, запускается процедура арбитража. На рис.15-11 поясняется процедура арбитража между двумя устройствами. Процедура арбитража использует данные, представленные на SDA конкурирующими передатчиками. Первый ведущий передатчик, генерирующий логическую единицу, отвергается противостоящим ведущим, генерирующим логический сигнал низкого уровня. Процедура арбитража дает приоритет устройству, которое передает поток последовательных данных с наименьшим двоичным значением. Ведущий передатчик, потерявший арбитраж, переключается в режим ведомого приемника и устанавливает флаг потери арбитража ALIFG. Если два или более устройства посылают одинаковые первые байты, арбитраж продолжается на последующих байтах.

Рис.15-11. Процедура арбитража между двумя ведущими передатчиками

Если выполняется процедура арбитража, когда на SDA повторяются условия «СТАРТ» или «СТОП», ведущие передатчики, вовлеченные в арбитраж, должны послать повторные условия «СТАРТ» или «СТОП» в том же самом месте в формате фрэйма. Арбитраж не разрешается между:

• Повторным условием «СТАРТ» и битом данных
• Условием «СТОП» и битом данных
• Повторным условием «СТАРТ» и условием «СТОП»

Режим ведомого

В режиме ведомого операции передачи и приема управляются автоматически модулем I2C. Режимы ведомого передатчика и ведомого приемника показаны на рис.15-12 и рис.15-13.

В режиме ведомого приемника биты последовательных данных принимаются на SDA и сдвигаются по тактовым импульсам, генерируемым ведущим устройством. Ведомое устройство не генерирует тактовый сигнал, но может удерживать линию SCL в состоянии низкого уровня, если после приема байта необходимо вмешательство ЦПУ.

В режим ведомого передатчика можно войти только из режима ведомого приемника. Вход в режим ведомого передатчика происходит, если байт адреса ведомого, переданный ведущим, является таким же адресом, как и его собственный и был послан установленный бит R/W, указывая на запрос отправки данных ведущему. Ведомый передатчик сдвигает последовательные данные из устройства на SDA по импульсам тактирования, генерируемым ведущим устройством. Ведомое устройство не генерирует тактовых сигналов, но может удерживать линию SCL в состоянии низкого уровня, если после передачи байта необходимо вмешательство ЦПУ.

Рис.15-12. Ведомый передатчик, I2CWORD=1

Рис.15-13. Ведомый приемник, I2CWORD=1

15.2.5 Регистр данных I2CDR шины I²C

Регистр I2CDR может быть доступен как 8-разрядный или 16-разрядный регистр, что определяется битом I2CWORD. Функции регистра I2CDR описаны в таблице 15-2.

Таблица 15-2. Функции регистра I2CDR

Опустошение при передаче

В режиме ведущего опустошение происходит, когда сдвиговый регистр передачи и буфер передачи пусты, а I2CNDAT > 0. В режиме ведомого опустошение происходит, когда сдвиговый регистр передачи и буфер передачи пусты, а внешний ведущий I²C все еще запрашивает данные. Когда происходит опустошение при передаче, устанавливается бит I2CTXUDF. Запись данных в регистр I2CDR или сброс бита I2CEN сбрасывает I2CTXUDF. I2CTXUDF используется только в режиме передачи.

Переполнение при приеме

Переполнение при приеме происходит, когда сдвиговый регистр приема и буфер приема заполнены. Когда происходит переполнение при приеме, устанавливается бит I2CRXOVR. Потери данных не происходит, поскольку в этом случае линия SCL удерживается в состоянии низкого уровня, которое приостанавливает дальнейшую активность на шине. Чтение регистра I2CDR или сброс бита I2CEN сбрасывает бит I2CRXOVR. Бит I2CRXOVR используется только в режиме приема.

15.2.6 Генерация тактовых сигналов I2C и синхронизация

Модуль I²C работает с источником тактовой частоты, выбираемым битами I2CSSELx. Прескалер I2CPSC и регистры I2CSCLH и I2CSCLL определяют частоту и скважность тактового сигнала SCL для режима ведомого, как показано на рис.15-14. Источник тактовых импульсов для модуля I²C должен иметь частоту, по крайней мере в 10 раз больше частоты SCL в обоих режимах ведущего и ведомого.

Рис.15-14. Генерация сигналов на линии SCL модуля I²C

Во время процедуры арбитража тактовые импульсы от различных ведущих должны быть синхронизированы. Устройство, первым генерирующее период низкого уровня на SCL берет верх над другими устройствами, вынуждая их запустить собственные периоды низкого уровня. Тогда SCL удерживается в состоянии низкого уровня устройством с самым долгим периодом низкого уровня. Другие устройства должны ожидать, пока линия SCL будет освобождена перед стартом своих периодов высокого уровня. Рис. 15-15 иллюстрирует тактовую синхронизацию.

Медленный ведомый может установить на SCL низкий уровень, чтобы замедлить быстрого ведомого. Когда это происходит, все другие устройства должны войти в состояние ожидания. Это позволяет медленному ведомому замедлять быстрого ведущего.

Рис.15-15. Синхронизация двух тактовых генераторов I²C во время арбитража

15.2.7 Использование модуля I²C в режимах пониженного энергопотребления

Модуль I²C может использоваться в MSP430 в режимах пониженного энергопотребления. Когда для модуля I²C задействован внутренний источник тактирования, модуль работает нормально независимо от режима работы MSP430.

В режиме ведомого, а также когда внутренний источник тактирования не задействован, модуль I²C может автоматически обнаруживать стартовый бит для пробуждения ЦПУ. Для включения этой возможности необходимо установить биты STTIE и GIE, чтобы флаг STTIFG мог вызвать прерывание ЦПУ. Когда модуль I²C обнаруживает стартовое условие, устанавливается флаг STTIFG, а линия SCL удерживается модулем в состоянии низкого уровня, останавливая дальнейшую активность на шине. Процедура обработки прерывания должна включить внутренний источник тактирования для модуля I²C, чтобы освободить линию SCL и дать возможность продолжить нормальную работу на шине.

15.2.8 Использование модуля I²C с контроллером DMA

Модуль I²C обеспечивает два источника запуска для контроллера DMA. Флаг RXRDYIFG может запустить DMA перенос, когда получены новые данные I²C, флаг TXRDYIFG может запустить DMA перенос, когда модуль I²C нуждается в очередной передаче данных.

Биты TXDMAEN и RXDMAEN разрешают или запрещают использование контроллера DMA с модулем I²C. Когда RXDMAEN=1, контроллер DMA может использоваться для переноса данных из модуля I2C после приема данных модулем I²C. Когда RXDMAEN=1, RXDYIE автоматически очищается.

Когда TXDMAEN=1, контроллер DMA может быть использован для переноса данных в модуль I²C для последующей передачи. Когда TXDMAEN=1, TXRDYIE автоматически очищается.

15.3 Регистры модуля I²C

Регистры модуля I²C и соответствующие адреса приведены в таблице 15-3.

Таблица 15-3. Регистры I²C

U0CTL, регистр управления USART0 в режиме I²C

I2CTCTL, регистр управления передачей в режиме I²C

Модифицируется, только когда I2CEN=0

I2CDCTL, регистр управления данными I²C

I2CDR, регистр данных I²C

I2CNDAT, регистр подсчета переданных байтов I²C

I2CPSC, регистр прескалера тактирования I²C

Модифицируется, только когда I2CEN=0

I2CSCLH, сдвиговый регистр высокого уровня сигналов тактирования I²C

Модифицируется, только когда I2CEN=0

I2CSCLL, сдвиговый регистр низкого уровня сигналов тактирования I²C

Модифицируется, только когда I2CEN=0

I2COA, регистр собственного адреса I²C в 7-разрядном адресном режиме

Модифицируется, только когда I2CEN=0

I2COA, регистр собственного адреса I²C в 10-разрядном адресном режиме

Модифицируется, только когда I2CEN=0

I2CSA, регистр адреса ведомого I²C в 7-разрядном адресном режиме

I2CSA, регистр адреса ведомого I²C в 10-разрядном адресном режиме