содержание .. 19 20 21 22 ..

МИКРОСХЕМА ИНТЕГРАЛЬНАЯ К1921ВК01Т. Руководство пользователя (от 10.09.2019) - часть 21

321

Т а б л и ц а А . 7 . 5 – Регистр блокировки

LOCK

A000_0C00h

Сброс: 00000000h

Поле

Бит

Описание

REG_WR_DIS

Бит  запрета записи во все регистры сторожевого таймера (кроме
LOCK).  Функция  необходима  для  предотвращения  отключения
сторожевого таймера сбойными программами
0

Разрешена (по умолчанию).
Для сброса бита следует записать в регистр WDTLOCK
значение 1ACCE551h

Запрещена. Для установки бита следует записать в регистр
WDTLOCK любое значение, кроме 1ACCE551h

–

31-1 Зарезервировано

322

A.8 Регистры контроллера I2С

Т а б л и ц а А . 8 . 1 – Сдвиговый регистр данных

SDA

Сброс: 00XXh

Поле Биты

Описание

DATA 7-0

Поле данных

–

15-8

Зарезервировано

Т а б л и ц а А . 8 . 2 – Регистр состояния

Сброс: 0000h

Поле Бит

Описание

INT

Флаг прерывания.
Устанавливается после девятого такта сигнала SCL (когда SCL = 0) в любое
запрограммированное время. Условия выставления флага INT:
- во время приема/передачи, как в режиме мастера, так и в режиме ведомого;
- при совпадении адреса (адреса ведомого, адреса отклика или адреса
общего вызова) содержимое регистра SDA должно контролироваться
программно для определения типа полученного адреса;
- после успешного формирования стартового состояния или состояния
повторного старта;
- в случае неквитирования переданной информации;
- при потере арбитража во время передачи последнего бита;
- при обнаружении валидного состояния останова или состояния повторного
старта;
- при обнаружении ошибки на шине.
Пока установлен флаг INT, на линии SCL удерживается низкий уровень
сигнала.
Флаг INT может быть сброшен установкой бита CLRST в регистре CTL0
или выключением модуля I2C (обнуление бита ENABLE в регистре CTL1).
Условия выставления флага INT (не влияющие на уровень сигнала на линии
SCL):
- простой на линии SCL;
- состояние останова в режиме ведомого (MODE = 1Ch);
- потеря арбитража, вследствие чего ведомый переключился в безадресный
режим (MODE = 03h или MODE = 23h);
- неквитированная передача байта данных (MODE = 17h)

323

Окончание таблицы А.8.2

Поле

Бит

Описание

MODE 5-0

Код состояния.
Возникновение того или иного состояния в течение функционирования
модуля I2C сопровождается записью соответствующего кода в поле
MODE

–

15-8,
6

Зарезервировано

Т а б л и ц а А . 8 . 3 – Регистр управления и статуса

CST

Сброс: 0000h

Поле

Бит

Описание

PECFAULT 7

Флаг ошибки.
Устанавливается в случае, если после расчета контрольной суммы для
пакета данных и сравнения ее с полученной суммой, значение во
внутреннем регистре ошибок не нулевое

PECNEXT

Бит управления отправкой байта контрольной суммы.
Установка бита указывает на то, что следующий передаваемый байт
будет байтом CRC (байт контрольной суммы). Реакция на установку
бита PECNEXT зависит от режима работы.
В режиме мастера передатчика установка бита PECNEXT вызовет
загрузку результата вычисления CRC в регистр SDA. После сброса
флага INT начнется передача байта CRC.
В режиме приемника установка этого бита будет указывать логике
управления на то, что следующий байт, который будет принят, будет
байтом CRC. В режиме ведомого приемника модуль I2C
автоматически будет квитировать или не квитировать прием байта
CRC, в зависимости от того, будет ли выявлена ошибка пакета
данных или нет. В режиме мастера приемника по окончании приема
байта CRC, будет отправлено значение бита ACK регистра CTL0

TGSCL

Бит переключения SCL.
Бит позволяет переключать вывод SCL во время восстановления
после ошибки. Когда на выводе SDA – низкий уровень сигнала,
запись «1» в бит TGSCL переключит вывод SCL на один такт.
Когда на SDA высокий уровень сигнала, запись «1» в бит TGSCL
игнорируется.
Бит очищается аппаратно по окончании такта

TSDA

Бит тестирования SDA.
Содержит текущее значение SDA. Этот бит можно использовать для
отслеживания окончания процесса восстановления после ошибки, в
течение которого ведомый постоянно поддерживает низкий уровень
сигнала на выводе SDA

324

Окончание таблицы А.8.3

Поле

Бит

Описание

TOERR

Флаг ошибки простоя на шине.
Если TOERR = 1b, это указывает на то, что на линии SCL был
обнаружен простой. Флаг TOERR выставляется по обнулению
основного счетчика времени простоя и может быть сброшен записью
«1» в бит CLRST регистра CTL0

TOCDIV

2-1

Поле коэффициента делителя.
Устанавливает коэффициент деления системного тактового сигнала,
подаваемого на предделитель времени простоя линии SCL
00  Тактовый сигнал отсутствует
01  Деление на 4
10  Деление на 8
11  Деление на 16

Флаг занятости шины.
Если BB = 1b, это указывает на то, что шина занята. Устанавливается,
как только шина переходит в активное состояние (одновременное
появление низкого уровня сигнала на выводах SDA и SCL или хотя
бы на одном из них) или в стартовое состояние.
Сбрасывается при выключении интерфейса I2C, либо при
обнаружении состояния останова

–

15-8 Зарезервировано

Т а б л и ц а А . 8 . 4 – Регистр управления 0

CTL0

Сброс: 0000h

Поле

Бит

Описание

CLRST

Бит сброса флага прерывания INT.
Запись «0» в бит CLR игнорируется.
Запись «1» в бит CLR сбросит флаг INT в регистре ST.
Чтение этого бита всегда возвращает «0»

SMBARE 6

Бит управления реакцией на получение адреса отклика
0 Полученный адрес не проверяется на совпадение с адресом

отклика

1 Адрес, полученный сразу после старта, проверяется на совпадение

с адресом отклика (0001_100b)

Бит очищается при выходе ведомого из режима IDLE

GCMEN

Бит управления реакцией на получение адреса общего вызова
0 Полученный адрес не проверяется на совпадение с адресом общего

вызова

1 Адрес, полученный сразу после старта, проверяется на совпадение

с адресом общего вызова (0000_000b)

Бит очищается при выходе ведомого из режима IDLE

325

Окончание таблицы А.8.4

Поле

Бит

Описание

ACK

Бит квитирования приема.
В режиме передатчика не используется.
В режиме приемника (мастера/ведомого) содержит значение, которое
передается в течение цикла отклика на запрос передатчика
подтвердить прием. Передача нуля по окончании передачи байта
(квитирование) означает, что данные успешно получены. Передача
единицы (неквитирование) означает, что приемник не может
продолжать работу по каким-либо причинам. Бит ACK очищается
аппаратно по окончании цикла отклика

INTEN

Бит разрешения прерывания
0 Запрещено
1 Разрешено

STOP

Бит останова.
В режиме мастера установка бита STOP генерирует состояние
останова, которое завершает или прерывает текущую передачу. После
прекращения передачи бит STOP очищается аппаратно

START

Бит старта.
Этот бит устанавливается, когда требуется сформировать стартовое
состояние на шине. Бит START очищается аппаратно по окончании
цикла стартового состояния, а также при обнаружении ошибки на шине
(состояние с кодом 1Fh)

–

15-8,
3

Зарезервировано

Т а б л и ц а А . 8 . 5 – Регистр собственного адреса

ADDR

Сброс: 0000h

Поле

Бит

Описание

SAEN

Бит разрешения распознавания адреса
0

Безадресный режим

Включена функция распознавания принятого адреса

ADDR

6–0

Поле собственного 7-битного адреса.
При работе в режиме ведомого первые 7 бит, принятые после стартового
состояния, сравниваются со значением ADDR. Если обнаружено
совпадение и установлен бит SAEN, ведомый переходит в режим
приемника или передатчика (в зависимости от состояния бита
направления R/W#)

–

15-8 Зарезервировано

326

Т а б л и ц а А . 8 . 6 – Регистр управления 1

CTL1

Сброс: 0000h

Поле

Биты

Описание

SCLFRQ

7-1

Поле выбора частоты f

SCL

сигнала на выводе SCL в режиме мастера.

Длительности высокого(T

SCLH

) и низкого(T

SCLL

) уровней сигнала SCL

зависят от тактовой частоты fosc модуля I2C и рассчитываются по
формуле

SCLH

= T

SCLL

= 2 × SCLFRQ × (1/fosc).

Таким образом, частота сигнала на выводе SCL равна

SCL

= 1/(T

SCLH

+ T

SCLL

В поле SCLFRQ можно записать любое значение в диапазоне от 04h
до 7Fh. При попытке записи любого значения меньше «04h», оно
будет записано со смещением 04h. Например, при записи числа 02h, к
нему будет аппаратно добавлено смещение 04h и, в итоге, в поле
SCLFRQ окажется значение «06h»

ENABLE

Бит включения модуля I2C
0 Модуль выключен.

Тактирование не осуществляется.
Регистры CTL0, ST, CST сброшены

1 Модуль включен

–

15-8

Зарезервировано

Т а б л и ц а А . 8 . 7 – Регистр загрузки предделителя

TOPR

Сброс: 0000h

Поле

Биты

Описание

SMBTOPR 7-0

Поле значения перезагрузки предделителя

–

15-8

Зарезервировано

Т а б л и ц а А . 8 . 8 – Регистр управления 2

CTL2

Сброс: 0000h

327

Окончание таблицы А.8.8

Поле

Биты

Описание

HSDIV

7-4

Поле выбора частоты f

SCL

сигнала на выводе SCL в режиме HS мастера.

Длительности высокого(T

HSCLH

) и низкого(T

HSCLL

) уровней сигнала на

выводе SCL зависят от тактовой частоты fosc модуля I2C и
рассчитываются по формулам

HSCLH

= HSDIV × (1/fosc),

HSCLL

= 2 × HSDIV × (1/fosc).

Таким образом, частота сигнала на выводе SCL равна

SCL

= 1/(T

HSCLH

+ T

HSCLL

В поле HSDIV можно записать любое значение в диапазоне от 2h до Fh.
При попытке записи любого значения меньше «2h» в поле HSDIV, оно
будет записано со смещением 2h. Например, при записи числа 1h к нему
будет аппаратно добавлено смещение 2h и, в итоге, в поле SCLFRQ
окажется значение «3h»

S10EN

Бит разрешения 10-битной адресации ведомого
0

Запрещена

Разрешена при условии, что установлен бит SAEN в регистре
ADDR

S10ADR 2-0

Поле старших битов 10-битного адреса ведомого.
Поле содержит старшие три разряда адреса ведомого при
10-битной адресации.
Первый принятый байт адреса сравнивается со значением [11110b,
S10ADR[2:1]], второй байт адреса – со значением [S10ADR[0], ADDR]

–

15-8

Зарезервировано

328

А.9 Регистры таймера

Т а б л и ц а А . 9 . 1 – Регистр управления блока таймера

CTRL

Сброс: 00000000h

Поле

Бит

Описание

INTEN

Бит разрешения прерывания таймера
0 Запрещено
1 Разрешено

EXTINPUT_
CLK

Бит включения внешнего входа синхронизации как тактового
0 Нет действий
1 Сигнал на входе EXTIN является тактовым

EXTINPUT_
EN

Бит разрешения работы таймера, если сигнал на соответствующем
входе равен единице
0 Запрещено
1 Таймер декрементируется с частотой синхросигнала микроконтроллера

Бит включения таймера

0 Выключен
1 Таймер декрементируется с частотой синхросигнала микроконтроллера

–

31-
4

Зарезервировано

Т а б л и ц а А . 9 . 2 – Регистр прерывания таймера

INTSTATUS_INTCLEAR

Сброс: 0000h

Поле

Бит

Описание

INT

Флаг прерывания таймера
0

Нет прерывания

Запрос на прерывание

Для сброса бита следует записать в него единицу

–

31-1

Зарезервировано

329

Т а б л и ц а А . 9 . 3 – Регистры
Мнемоника

Назначение

Сброс

VALUE

32-разрядный регистр текущего значения таймера

00000000h

RELOAD

32-разрядный регистр начального значения счетчика таймера

00000000h

330

А.10 Регистры контроллера DMA

Т а б л и ц а А . 1 0 . 1 – Регистр статуса DMA

STATUS

A000_6000h

Сброс: 0nnn0000h

Поле

Биты

Описание

CHNLS-1

20-16

Количество доступных каналов DMA минус один
00h

1 канал

01h

2 канала

02h

3 канала

…

1Fh

32 канала

STATE

7-4

Текущее состояние конечного автомата управления контроллера
0h

В покое

Чтение управляющих данных канала

Чтение указателя конца данных источника

Чтение указателя конца данных приемника

Чтение данных источника

Запись данных в приемник

Ожидание запроса на выполнение прямого доступа

Запись управляющих данных канала

Приостановлен

Выполнен

Режим работы с периферией «Разборка-сборка» (scather-
gather)

Bh-
Fh

Зарезервировано

MASTER_
ENBL

Состояние контроллера DMA
0

Работа контроллера запрещена

Работа контроллера разрешена

–

31-21
15-8,
3-1

Зарезервировано

П р и м е ч а н и е – Регистр доступен только для чтения. Возвращает состояние

контроллера DMA. Во время сброса чтение регистра запрещено.

331

Т а б л и ц а А . 1 0 . 2 – Регистр конфигурации DMA

CFG

A000_6004h

Поле

Биты

Описание

CHNL_PROT_
CTRL

7-5

Задает параметры защиты шины AHB-Lite при обращении
контроллера к структурам управляющих данных каналов

Биты поля CHNL_PROT_CTRL

Доступ не
кэшируется

Доступ не
буферизуется

Доступ
непривилегированный

Доступ
кэшируется

Доступ
буферизуется

Доступ
привилегированный

MASTER_
ENBL

Бит разрешения работы контролера DMA
0

Запрещена

Разрешена

–

31-8,
4-1

Зарезервировано

Т а б л и ц а А . 1 0 . 3 – Регистр базового адреса управляющих данных каналов

CTRL_BASE_PTR

A000_6008h

Сброс: 00000000h

Поле

Биты

Описание

CTRL_BASE_PTR

31-10

Указатель на базовый адрес первичной структуры
управляющих данных

–

9-0

Зарезервировано

П р и м е ч а н и е – Регистр доступен для чтения и записи и определяет базовый адрес

системной памяти размещения управляющих данных каналов. Во время сброса чтение
регистра запрещено.

332

Т а б л и ц а А . 1 0 . 4 – Регистр базового адреса альтернативных управляющих данных
каналов

ALT_CTRL_BASE_PTR

A000_6008h

Сброс: 00000000h

Поле

Биты

Описание

ALT_CTRL_
BASE_PTR

31-0

Указатель

базового

адреса

альтернативной

структуры

управляющих данных каналов

П р и м е ч а н и я
1 Регистр доступен только для чтения. Возвращает указатель базового адреса

альтернативных управляющих данных каналов. Во время сброса чтение регистра
запрещено.

2 Регистр позволяет не производить вычисления базового адреса альтернативных

управляющих данных каналов.

Таблица А.10.5 – Регистры управления каналами

Формат регистров

Каждый бит связан с одним из 24 каналов. Нулевой бит связан с каналом 0, 23-й бит – с
каналом 23. i – порядковый номер канала от 0 до 23.Биты с 31 по 24 зарезервированы

Мнемоника

Назначение и описание

WAITONREQ_
STATUS

Только чтение по
адресу A0006010h

Регистр статуса ожидания запросов для передачи.
Информация, получаемая при чтении бита Ci
0

Доступны только BREQ запросы от периферии

Доступны BREQ и SREQ запросы от периферии

CHNL_SW_
REQUEST

Только запись по
адресу A0006014h

Регистр программного запроса на обработку каналов DMA
Запись в бит Сi
0

Нет запроса

Устанавливает запрос на выполнение цикла DMA по каналу i

Запись бита, который соответствует нереализованному каналу,
означает, что запрос на выполнение цикла DMA не будет
установлен

333

Продолжение таблицы А10.5

Мнемоника

Назначение и описание

CHNL_USEBURST_
SET

Запись и чтение по
адресу
A0006018h

Регистр установки пакетного обмена каналов DMA.
Отключает выполнение одиночных запросов по запросу SREQ и
поэтому, будут обрабатываться и исполняться только запросы по
BREQ.
Информация, получаемая при чтении бита Ci
0

Канал DMA i выполняет циклы DMA в ответ на запросы на
одиночную передачу SREQ и пакетный обмен BREQ.

Канал DMA i выполняет циклы DMA только в ответ на
запросы пакетного обмена (BREQ)

Запись в бит Сi
0

Нет

эффекта.

Необходимо

использовать

регистр

CHNL_USEBURST_CLR и сбросить в нем соответствующий
бит Сi

Отключает возможность обрабатывать запросы одиночного
обмена SREQ на выполнение циклов DMA

Запись в бит, который соответствует нереализованному каналу,
не дает эффекта

CHNL_USEBURST_
CLR

Только запись по
адресу
A000601Ch

Регистр сброса пакетного обмена каналов DMA
Запись в бит Сi
0

Нет

эффекта.

Необходимо

использовать

регистр

CHNL_USEBURST_SET

для

отключения

обработки

запросов одиночного обмена SREQ

Разрешает обрабатывать одиночные запросы SREQ на
выполнение циклов DMA

Запись в бит, который соответствует нереализованному каналу,
не дает эффекта

CHNL_REQ_MASK_
SET

Запись и чтение по
адресу
A0006020h

Регистр маскирования запросов от периферии на обслуживание
каналов DMA.
При чтении возвращает состояние установок маскирования
запросов SREQ и BREQ на обслуживание каналов.
Информация, получаемая при чтении бита Ci
0

Канал i выполняет циклы DMA в ответ на поступающие
запросы

Канал i не выполняет циклы DMA в ответ на поступающие
запросы

Запись в бит Сi:
0

Нет

эффекта.

Необходимо

использовать

регистр

CHNL_REQ_MASK_CLR

для

разрешения

установки

запросов

Отключает выполнение циклов DMA по запросам SREQ и
BREQ

Запись в бит, который соответствует нереализованному каналу,
не дает эффекта

334

Продолжение таблицы А.10.5

Мнемоника

Назначение и описание

CHNL_REQ_MASK_
CLR

Только запись по
адресу
A0006024h

Регистр очистки маскирования запросов на обслуживание
каналов DMA.
Запись в бит Сi
0

Нет

эффекта.

Необходимо

использовать

регистр

CHNL_REQ_MASK_SET для отключения установки запросов

Разрешает выполнение циклов DMA по запросам SREQ и
BREQ

Запись в бит, который соответствует нереализованному каналу,
не дает эффекта

CHNL_ENABLE_
SET

Запись и чтение по
адресу
A0006028h

Регистр установки разрешения работы каналов DMA.
Информация, получаемая при чтении бита Ci
0

Канал DMA i отключен

Работа канала DMA i разрешена

Запись в бит Сi:
0

Нет

эффекта.

Необходимо

использовать

регистр

CHNL_ENABLE_CLR для отключения канала i

Разрешает работу канала i

Запись в бит, который соответствует нереализованному каналу,
не дает эффекта

CHNL_ENABLE_
CLR

Только запись по
адресу
A000602Сh

Регистр сброса разрешения работы каналов DMA.
Запись в бит Сi
0

Нет

эффекта.

Необходимо

использовать

регистр

CHNL_ENABLE_SET для разрешения работы канала i

Запрещает работу канала i

Запись в бит, который соответствует нереализованному каналу,
не дает эффекта

П р и м е ч а н и е – Контроллер может отключить канал DMA

i, в следующих случаях:

- при завершении цикла DMA;
- при чтении из channel_cfg с полем cycle_ctrl

установленным в 000b;

- при появлении ошибки на шине AHB-Lite.

CHNL_PRI_ALT_
SET

Запись и чтение по
адресу
A0006030h

Регистр

установки

первичной/альтернативной

структуры

управляющих данных каналов DMA.
Информация, получаемая при чтении бита Ci

Канал DMA i использует первичную структуру управляющих
данных

Канал DMA i использует альтернативную структуру
управляющих данных

Запись в бит Сi
0

Нет

эффекта.

Необходимо

использовать

регистр

CHNL_PRI_ALT_CLR для сброса бита Ci

Включает использование альтернативной структуры
управляющих данных каналом DMA i

335

Окончание таблицы А.10.5

Мнемоника

Назначение и описание

CHNL_PRI_ALT_
SET

Запись и чтение по
адресу
A0006030h

Запись в бит, который соответствует нереализованному каналу,
не дает эффекта.

П р и м е ч а н и е – Контроллер может переключить состояние

бита Ci в следующих случаях:

- при завершении четырех передач DMA указанных в

первичной структуре управляющих данных при выполнении
цикла DMA в режимах работы с памятью или периферией
«разборка-сборка»;

- при завершении всех передач DMA указанных в

первичной структуре управляющих данных при выполнении
цикла DMA в режиме «Пинг-понг»;

- при завершении всех передач DMA указанных в

альтернативной структуре управляющих данных при выполнении
цикла DMA в режимах:

- «пинг-понг»;
- работа с памятью и периферией в режиме «разборка-

сборка».

CHNL_PRI_ALT_
CLR

Только запись по
адресу
A0006034h

Регистр

сброса

первичной/альтернативной

структуры

управляющих данных каналов DMA
Запись в бит Сi
0

Нет

эффекта.

Необходимо

использовать

регистр

CHNL_PRI_ALT_SET

для

выбора

альтернативных

управляющих данных

Включает использование первичной структуры управляющих
данных каналом DMA i

CHNL_PRIORITY_
SET

Запись и чтение по
адресу
A0006038h

Регистр установки приоритета каналов DMA
Информация, получаемая при чтении бита Ci
0

Каналу DMA i присвоен уровень приоритета по умолчанию

Каналу DMA i присвоен высокий уровень приоритета

Запись в бит Сi:
0

Нет

эффекта.

Необходимо

использовать

регистр

CHNL_PRIORITY_CLR для присвоения каналу i уровня
приоритета по умолчанию

Присваивает каналу DMA i высокий уровень приоритета

Запись в бит, который соответствует нереализованному каналу,
не дает эффекта

CHNL_PRIORITY_
CLR

Только запись по
адресу
A000603Ch

Регистр сброса установок приоритета каналов DMA
Запись в бит Сi
0

Нет

эффекта.

Необходимо

использовать

регистр

CHNL_PRIORITY_SET для присвоения каналу i высокого
уровня приоритета

Присваивает каналу DMA i уровень приоритета по
умолчанию

Запись в бит, который соответствует нереализованному каналу,
не дает эффекта

336

Т а б л и ц а А . 1 0 . 6 – Регистр сброса флага ошибки DMA

ERR_CLR

8000_604Ch

Сброс: 00000000h

Поле

Биты

Описание

ERR_CLR 0

Флаг ошибки по шине AHB-Lite
Информация, получаемая при чтении:

Ошибок не обнаружено

роизошла ошибка

Запись в регистр:
0

Нет эффекта

Сброс флага ошибки

ERR_CLR

П р и м е ч а н и е - При сбросе флага ERR_CLR

одновременно с

появлением ошибки на шине AHB-Lite, приоритет отдается ошибке и,
следовательно, бит ERR_CLR остается установленным.

–

31-1

Зарезервировано

содержание .. 19 20 21 22 ..